Intel i875P Chipsatz: PAT (Performance Acceleration Technology) und Speichertimings
Mit den Gerüchten zum neuen Dual Channel Pentium 4 Chipsatz tauchten gleich zwei Codenamen auf. Zum einen war die Rede vom Canterwood, dem hier besprochenen i875P Chipsatz, zum anderen taucht allerdings auch immer wieder der Name Springdale auf. Natürlich, spätestens seit der CeBIT 2003 sollte dem aufmerksamen Leser klar sein, dass Springdale kein Gerücht ist. Intel wird mit diesem Chipsatz eine weitere Plattform einführen, wobei der Canterwood hier allerdings die HighEnd Plattform darstellen wird und der Springdale die etwas langsamere Mainstream-Plattform.
Die Chipsätze mögen sich in manchen Punkten unterscheiden, allerdings auch in einem sehr wichtigen, denn Springdale wird nicht über das PAT-Feature des i875P Chipsatzes verfügen. PAT, abermals ein solch wohlklingender Name. Dahinter verbirgt sich ein Eingriff in die Chipsatzregister zur Speicheransteuerung. Die Speicheransteuerung des i875P, allerdings laut Intel Vorgaben ausschließlich nur im DualChannel DDR400 Mode, erfolgt aggressiver.
Intel spricht dabei von "Faster Paths und Bypass Paths" und vereint dies unter dem Begriff PAT. Mit "schlichten" Registersettings scheint es allerdings nicht getan zu sein, denn, so Intel, gibt es einen bedeutenden Hardwareunterschied beim MCH des i875P verglichen mit dem des kommenden Springdale. Hier erfolge eine Selektion der Chipsätze, besser gesagt eine Selektion des Silicon, welches zur Herstellung der Chipsätze verwendet wird. Dabei wird das schnellere Material zur Fertigung des Canterwood verwendet und die aus den Wafern über gebliebenen Teile zur Herstellung des Springdale.
Aber was hat es nun letztlich mit PAT auf sich? Werfen wir ein Blick auf nachfolgende Grafik:
Dieses Schaltbild ist recht technisch und auf den ersten Blick auch für den einen oder anderen verwirrend. Wieder verirren wir uns in die Welt der Speicherfunktionalität. Je länger wir uns die Abkürzungen und Vorgänge des Schaltbildes betrachten, um so deutlicher scheint zu werden, dass wir es bei PAT mit an Sicherheit grenzender Wahrscheinlichkeit mit einem alten Bekannten zu tun haben: Der DRAM Command Rate, bekannt von diversen Athlon XP basierenden Chipsätzen.
Natürlich ist dies auch bei Intel keine Neuerung, denn schon der i845 Chipsatz kannte diesen Timing Befehl, allerdings wurde dort eher unter seiner eigentlichen Funktion Adress- und Command Decode Latency gearbeitet und bezeichnet. Hierbei handelt es sich um die Latenzzeit, welche bei der Auswahl der einzelnen Speicherchips benötigt wird, genauer gesagt, die Adress- und Command Decode Latency.
Dabei muss natürlich berücksichtigt werden, wie viele Speicherbänke und verbaute Module sich im System befinden. Je mehr DIMM-Slots mit Modulen bestückt sind, um so länger kann sich die Dauer die Chipauswahl hinziehen, um so kritischer mag sich die Wahl des 1 Taktzyklus auf die Systemstabilität auswirken. Dies war auch mit ein Grund, weshalb Intels Designvorgaben beim i845 Chipsatz lediglich maximal 2 Speicherslots vorgesehen haben.
Und um zurückzukommen auf das Schaltbild, so scheint eben bei den gerade beschriebenen Zugriffen, nämlich dem Chipselect (der Bankauswahl), die Latenz verkürzt worden zu sein. Normalerweise kann die DRAM Command Rate durch Auswahl eines Taktes eben von 2 auf einen Takt verkürzt werden. Dies erklärt im ersten Moment jedoch noch nicht, weshalb Intel uns bei genauerer Rückfrage darlegte, dass man durch PAT 2 Taktzyklen eingespart haben will. Berücksichtigen wir jedoch, dass wir vorliegend von einem Dual Channel Interface sprechen, so multipliziert sich der eingesparte Takt um den Faktor 2!
Aber zur Klarstellung: Ganz gleich wie man das Kind nun nennen mag, Intel gewährt mit diesem Chipsatz bei diesem Takt einen maximalen Speicherausbau von 4 GB und damit jeweils 1-GB-Module pro Speicherbank. Damit steigt der Verwaltungsaufwand des Speichercontrollers über die vorhanden Chips und die internen Chip-Bänke nicht unerheblich. Gerade an dieser Stelle versagte dieses kritische Timing gerne und führte zu Instabilitäten. Intel scheint es mit seinem Design gelungen zu sein, diese Hürde zu nehmen, damit Kompliment an die Entwicklungsabteilung.
Rüge allerdings an die gleiche Adresse, dass man, zumindest im Bereich Referenzdesign und Validierung, die PAT lediglich für den FSB 800 freigibt, nicht jedoch für Prozessoren mit 533 MHz FSB: Hier ist es abermals an den Motherboardherstellern, diesen Punkt auf eigenes Risiko zu validieren und freizuschalten. Denn technisch gesehen sollte es für PAT keinen Unterschied ergeben, ob man einen FSB800 oder FSB533 Prozessor betreibt.
Es bleibt uns an dieser Stelle noch eine Anmerkung zum DDR400 Speicher: Wie den meisten hinreichend bekannt sein dürfte, hatten sich über eine ganze Zeit hinweg die der JEDEC anhängigen Firmen gegen eine Einführung eines DDR400 Standards auf DDR/I Technik ausgesprochen. Erst als Intel selbst Bedarf für diesen Standard anmeldete, gelang es diesen durchzusetzen, auch wenn dieser derzeit immer noch nicht offiziell verabschiedet ist. Allerdings dürften sich damit auch alle derzeit im Markt erhältlichen DDR400 Speicher jenseits der nun noch festzulegenden offiziellen DDR400 Spezifikation bewegen.
Dies soll aber nicht bedeuten, dass entsprechende Speicher aus dem Hause Corsair oder OCZ, die als PC3200 Speicher angepriesen wurden, in i875P Motherboards nicht betrieben werden können. Intel sieht hier allerdings als spezifizierte Speichertimings im DDR400 Mode bei Canterwood nur die Settings 3-4-4 bzw. 3-3-3 vor (CL-tRCD-tRP).
In der Praxis war es uns dennoch problemlos möglich, Speichermodule von Corsair und OCZ mit 2.0-3-3 oder 2.5-3-3 absolut stabil im i875P Referenzboard zu betreiben. Anzumerken gilt für Besitzer solcher Speichermodule, dass im EEPROM des Moduls für die CAS-Latency lediglich die Takte 2.0 und 2.5 hinterlegt sind. Ein Versuch, solche Module mit einem von Intel vorgesehenen 3.0 Timing zu betreiben wird scheitern, da dieser Wert in Hardware programmiert ist und das EEPROM eine Überschreibung dieses Wertes nicht erlaubt.
