BIOS: Das Geheimnis des Erfolges

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Strap – das unbekannte Wesen



Strapse können verführerisch sein, Trap ist eine Falle. Und beides dürfte den Enthusiasten bei Core 2 Plattformen begegnen, tut es auch schon seit Jahren. Mit der Erfolgsgeschichte des Core 2 Duo und später eben auch Core 2 Quad tauchten irgendwann in Foren, später in BIOS-Versionen das Wort Strap auf. Und es hat den Anschein – folgt man den Overclockern – dass dieser Strap der Dreh- und Angelpunkt des Erfolges ist.

Wir müssen einen Schritt zurück marschieren. Als Intel den Core 2 Duo im Jahr 2006 erstmals offiziell vorstellte, gab es lediglich Prozessoren mit einem maximalen Front-Side-Bus (FSB) von 266 MHz. Inzwischen, wir schreiben Dezember 2008, gibt es natürlich auch Prozessoren mit einem maximalen FSB von 400 MHz (Quad-pumped 1600). Und die Prozessoren brauchen natürlich eine Orientierung, mit welcher sie über den FSB angebunden zum Speichercontroller in der Northbridge schließlich mit dem Speicher zu einer spezifizierten Taktrate kommunizieren.

Bei heutigen Core 2-Prozessoren findet man FSB-Taktungen von 200, 266, 333 und schließlich 400 MHz. Und seit Mainboards eben auch CPUs von ganz unten bis ganz oben im FSB-Bereich unterstützen wollen, kennen die heutigen Platinen nun offiziell auf den Strap. Und im Prinzip stellt der geheimnisvolle Strap nichts anderes dar, als die Wahl des korrekten "Teilers" zwischen Front-Side-Bus des Prozessors und korrekter, spezifizierter Taktrate des Speichers. Ein Speicherteiler eben, der Sorge trägt, dass bei einem FSB von 333 MHz ein Speichertakt von DDR2-667 oder DDR2-800 korrekt angelegt werden kann.

Die Probleme sollten mit jüngsten Platinen eigentlich ausgeräumt sein. Jene Boards, welche alle CPUs von 200 bis 400 MHz FSB unterstützen, besitzen natütlich auch die entsprechenden Optionen im BIOS von Hause aus. Schwer wird es bei Platinen, welche diesen Support von Hause aus noch nicht bieten und eben nur auf gewisse Taktraten festgeschrieben sind. Warum gibt es dort Probleme?

Angenommen der Artikel wäre in Englisch erschienen und Sie könnten kein Englisch, dann müssten Sie ihn übersetzen lassen. Sie bräuchten also einem Dolmetscher. Genauso erginge es dem Speichertakt wenn er auf den Takt des FSB treffen würde. Die beiden Taktraten sind in etwa so unterschiedlich wie die Sprachen Deutsch und Englisch und es bedarf daher einer Anpassung um Daten zwischen CPU und Speicher auszutauschen. Dieser „Vermittler“ sitzt im Speichercontroller (MCH) und besteht im Wesentlichen aus Puffern, in denen die Daten zwischengespeichert werden.

Bild: BIOS: Das Geheimnis des Erfolges

Die damit aufgebaute Verbindung zwischen Prozessor (bzw. FSB) und Speicher (bzw. Speicherbus) ist gerade der „Strap“. Für jeden Takt des FSB gibt es dabei einen eigenen „Strap“, da jede Taktstufe seine eigenen Anpassungen braucht.

Zu jedem „Strap“ gehören damit bestimmte Multiplikatoren um aus dem Takt des FSB den Speichertakt zu erzeugen.

Bild: BIOS: Das Geheimnis des Erfolges

Durch den „Strap“ werden außerdem direkt die Latenzen der Puffer im Speichercontroller gesteuert.

Die Latenzen bestimmen sich auch hier relativ zum verwendeten Basistakt (in diesem Fall der FSB), d.h. bei 400 MHz würden 4 Taktzyklen einer Zeit von 10 ns entsprechen, bei 333 MHz schon 12 ns und bei 266 MHz wären es 15 ns. Wenn der Speichercontroller aber mindestens 15 ns braucht, so müssen für 333 MHz bzw. 400 MHz andere Timings gewählt werden. Dadurch bedingt ist es möglich, dass die Latenzen zum eigentlich schnelleren Takt schlechter ausfallen als zu einem etwas langsameren und dadurch die Performance trotz höherem Takt niedriger liegt. Andererseits werden dadurch höhere Taktraten möglich.

Die Erklärung, die von vielen auf die Frage was der „Strap“ denn sei, dass durch den „Strap“ die internen Latenzen des Speichercontrollers gesteuert werden, ist also eine ganz simple, nämlich die Anpassung des Speichertaktes an die Taktraten des FSB.